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提高下一代DRAM器件的寄生電容性能

摘要隨著傳統(tǒng)DRAM器件的持續(xù)縮小，較小尺寸下寄生電容的增加可能會(huì)對(duì)器件性能產(chǎn)生負(fù)面影響，未來可能需要新的DRAM結(jié)構(gòu)來降低總電容，并使器件發(fā)揮出合格的性能。本研究比較了6F2蜂窩動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM) 器件與4F2垂直通道訪問晶體管 (VCAT) DRAM結(jié)構(gòu)的寄生電容。結(jié)果表明，與6F2結(jié)構(gòu)相比，4F2結(jié)... （來源：技術(shù)文章頻道）

DRAM器件寄生電容泛林集團(tuán) 2024-11-14 10:50

使用大面積分析提升半導(dǎo)體制造的良率

大面積分析技術(shù)可以預(yù)防、探測(cè)和修復(fù)熱點(diǎn)，從而將系統(tǒng)性、隨機(jī)性和參數(shù)缺陷數(shù)量降至最低，并最終提高良率作者：泛林集團(tuán)半導(dǎo)體工藝與整合高級(jí)經(jīng)理 Jacky Huang• 通過虛擬工藝開發(fā)工具加速半導(dǎo)體工藝熱點(diǎn)的識(shí)別• 這些技術(shù)可以節(jié)約芯片制造的成本、提升良率設(shè)計(jì)規(guī)則檢查 (DRC) 技術(shù)用于芯... （來源：技術(shù)文章頻道）

3D模型半導(dǎo)體制造 2D DRC 2024-3-4 16:02

使用SEMulator3D進(jìn)行虛擬工藝故障排除和研究

SEMulator3D 工藝建模在開發(fā)早期識(shí)別工藝和設(shè)計(jì)問題，減少了開發(fā)延遲、晶圓制造成本和上市時(shí)間作者：泛林集團(tuán) Semiverse Solutions 部門半導(dǎo)體工藝與整合部經(jīng)理 Brett Lowe現(xiàn)代半導(dǎo)體工藝極其復(fù)雜，包含成百上千個(gè)互相影響的獨(dú)立工藝步驟。在開發(fā)這些工藝步驟時(shí)，上游和下游的工藝模塊之間常出現(xiàn)不可預(yù)... （來源：技術(shù)文章頻道）

SEMulator3D 模型3D NAND虛擬工藝晶圓制造 2024-1-29 16:05

以工藝窗口建模探索路徑：使用虛擬制造評(píng)估先進(jìn)DRAM電容器圖形化的工藝窗口

使用虛擬制造為先進(jìn) DRAM 結(jié)構(gòu)中的電容器形成工藝進(jìn)行工藝窗口評(píng)估和優(yōu)化作者：泛林集團(tuán) Semiverse Solutions 部門半導(dǎo)體工藝與整合高級(jí)工程師王青鵬博士持續(xù)的器件微縮導(dǎo)致特征尺寸變小，工藝步驟差異變大，工藝窗口也變得越來越窄[1]。半導(dǎo)體研發(fā)階段的關(guān)鍵任務(wù)之一就是尋找工藝窗口較大的優(yōu)... （來源：技術(shù)文章頻道）

工藝窗口DRAM電容器電容器 2023-11-20 10:55

以工藝窗口建模探索路徑：使用虛擬制造評(píng)估先進(jìn)DRAM電容器圖形化的工藝窗口

作者：泛林集團(tuán) Semiverse Solutions 部門半導(dǎo)體工藝與整合高級(jí)工程師王青鵬博士持續(xù)的器件微縮導(dǎo)致特征尺寸變小，工藝步驟差異變大，工藝窗口也變得越來越窄[1]。半導(dǎo)體研發(fā)階段的關(guān)鍵任務(wù)之一就是尋找工藝窗口較大的優(yōu)秀集成方案。如果晶圓測(cè)試數(shù)據(jù)不足，評(píng)估不同集成方案的工藝窗口會(huì)變得困難。為克... （來源：技術(shù)文章頻道）

DRAM 電容器泛林集團(tuán) 2023-11-17 10:42

3D DRAM時(shí)代即將到來，泛林集團(tuán)這樣構(gòu)想3D DRAM的未來架構(gòu)

作者：泛林集團(tuán) Semiverse Solutions 部門 SEMulator3D®應(yīng)用工程總監(jiān)Benjamin Vincent動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM) 是一種集成電路，目前廣泛應(yīng)用于需要低成本和高容量?jī)?nèi)存的數(shù)字電子設(shè)備，如現(xiàn)代計(jì)算機(jī)、顯卡、便攜式設(shè)備和游戲機(jī)。技術(shù)進(jìn)步驅(qū)動(dòng)了DRAM的微縮，隨著技術(shù)在節(jié)點(diǎn)間迭代，芯片整體面積不... （來源：技術(shù)文章頻道）

3D DRAM泛林集團(tuán)存取存儲(chǔ)器 2023-8-4 11:30

線邊緣粗糙度(LER)如何影響先進(jìn)節(jié)點(diǎn)上半導(dǎo)體的性能

與泛林一同探索先進(jìn)節(jié)點(diǎn)上線邊緣粗糙度控制的重要性作者：Coventor（泛林集團(tuán)旗下公司）半導(dǎo)體工藝與整合團(tuán)隊(duì)成員Yu De Chen介紹由后段制程(BEOL)金屬線寄生電阻電容(RC)造成的延遲已成為限制先進(jìn)節(jié)點(diǎn)芯片性能的主要因素[1]。減小金屬線間距需要更窄的線關(guān)鍵尺寸(CD)和線間隔，這會(huì)導(dǎo)致更高的金屬線... （來源：技術(shù)文章頻道）

線邊緣粗糙度(LER)先進(jìn)節(jié)點(diǎn)芯片 2023-6-12 14:49

泛林集團(tuán)虛擬工藝比賽人類工程師 vs．人工智能

“先人后機(jī)”策略將降低半導(dǎo)體工藝開發(fā)成本，并加快創(chuàng)新的步伐近期全球最具權(quán)威性的科學(xué)期刊Nature雜志發(fā)表了近150年來最激動(dòng)人心且極具突破性的研究：《改進(jìn)半導(dǎo)體工藝開發(fā)的人機(jī)協(xié)作》，該文章由泛林集團(tuán)九名研究人員合著。此前曾擔(dān)任泛林集團(tuán)首席技術(shù)官的Rick Gottscho博士表示：“我們的研究是... （來源：技術(shù)文章頻道）

泛林集團(tuán)虛擬工藝比賽人工智能 2023-5-29 13:23

使用虛擬實(shí)驗(yàn)設(shè)計(jì)加速半導(dǎo)體工藝發(fā)展

作者：Coventor（泛林集團(tuán)旗下公司）半導(dǎo)體工藝與整合(SPI)高級(jí)工程師王青鵬博士實(shí)驗(yàn)設(shè)計(jì)(DOE)是半導(dǎo)體工程研發(fā)中一個(gè)強(qiáng)大的概念，它是研究實(shí)驗(yàn)變量敏感性及其對(duì)器件性能影響的利器。如果DOE經(jīng)過精心設(shè)計(jì)，工程師就可以使用有限的實(shí)驗(yàn)晶圓及試驗(yàn)成本實(shí)現(xiàn)半導(dǎo)體器件的目標(biāo)性能。然而，在半導(dǎo)體設(shè)計(jì)和制造... （來源：技術(shù)文章頻道）

DOE 半導(dǎo)體工藝泛林集團(tuán) 2023-4-17 13:37

使用虛擬實(shí)驗(yàn)設(shè)計(jì)預(yù)測(cè)先進(jìn)FinFET技術(shù)的工藝窗口和器件性能

作者：Coventor（泛林集團(tuán)旗下公司）半導(dǎo)體工藝與整合 (SPI) 高級(jí)工程師王青鵬博士負(fù)載效應(yīng) (loading) 的控制對(duì)良率和器件性能有重大影響，并且它會(huì)隨著 FinFET（鰭式場(chǎng)效應(yīng)晶體管）器件工藝的持續(xù)微縮變得越來越重要[1-2]。當(dāng)晶圓的局部刻蝕速率取決于現(xiàn)有特征尺寸和局部圖形密度時(shí)，就會(huì)發(fā)生負(fù)載效應(yīng)... （來源：技術(shù)文章頻道）

FinFET技術(shù)虛擬實(shí)驗(yàn)設(shè)計(jì) 2023-1-13 09:51

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提高下一代DRAM器件的寄生電容性能

使用大面積分析提升半導(dǎo)體制造的良率

使用SEMulator3D進(jìn)行虛擬工藝故障排除和研究

以工藝窗口建模探索路徑：使用虛擬制造評(píng)估先進(jìn)DRAM電容器圖形化的工藝窗口

以工藝窗口建模探索路徑：使用虛擬制造評(píng)估先進(jìn)DRAM電容器圖形化的工藝窗口

3D DRAM時(shí)代即將到來，泛林集團(tuán)這樣構(gòu)想3D DRAM的未來架構(gòu)

線邊緣粗糙度(LER)如何影響先進(jìn)節(jié)點(diǎn)上半導(dǎo)體的性能

泛林集團(tuán)虛擬工藝比賽人類工程師 vs．人工智能

使用虛擬實(shí)驗(yàn)設(shè)計(jì)加速半導(dǎo)體工藝發(fā)展

使用虛擬實(shí)驗(yàn)設(shè)計(jì)預(yù)測(cè)先進(jìn)FinFET技術(shù)的工藝窗口和器件性能